在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來(lái)得更快。然而，問(wèn)題并非到此為止。由于電容呈有限頻率響應的特性，這使得電容無(wú)法在全頻帶上生成干凈地驅動(dòng)IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態(tài)電壓在去耦路徑的電感兩端會(huì )形成電壓降，這些瞬態(tài)電壓就是主要的共模EMI干擾源。我們應該怎么解決這些問(wèn)題？

       就我們電路板上的IC而言，IC周?chē)碾娫磳涌梢钥闯墒莾?yōu)良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優(yōu)良的電源層的電感要小，從而電感所合成的瞬態(tài)信號也小，進(jìn)而降低共模EMI。

       當然，電源層到IC電源引腳的連線(xiàn)必須盡可能短，因為數位信號的上升沿越來(lái)越快，最好是直接連到IC電源引腳所在的焊盤(pán)上，這要另外討論。

為了控制共模EMI，電源層要有助于去耦和具有足夠低的電感，這個(gè)電源層必須是一個(gè)設計相當好的電源層的配對。有人可能會(huì )問(wèn)，好到什么程度才算好？問(wèn)題的答案取決于電源的分層、層間的材料以及工作頻率（即IC上升時(shí)間的函數）。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層的等效電容約為75pF。顯然，層間距越小電容越大。

       上升時(shí)間為100到300ps的器件并不多，但是按照目前IC的發(fā)展速度，上升時(shí)間在100到300ps范圍的器件將占有很高的比例。對于100到300ps上升時(shí)間的電路，3mil層間距對大多數應用將不再適用。那時(shí)，有必要采用層間距小于1mil的分層技術(shù)，并用介電常數很高的材料代替FR4介電材料?，F在，陶瓷和加陶塑料可以滿(mǎn)足100到300ps上升時(shí)間電路的設計要求。

       當然隨著(zhù)科技的進(jìn)步，很多新電磁干擾抑制方法會(huì )嶄露頭角，但對于目前常見(jiàn)的一些介電材料來(lái)說(shuō)，是完全能夠勝任對高端諧波以及瞬態(tài)信號進(jìn)行抑制的。這就意味著(zhù)只要共模EMI能夠降的足夠低，就可以適用本文的PCB設計方法。